verilog全局变量

Verilog是一种硬件描述语言，用于设计和验证数字电路的行为。全局变量（也称为顶层模块变量或module-local variables）在Verilog设计中扮演着存储和共享数据的角色，它们的作用域贯穿整个模块（即文件）。全局变量通常用`integer`, `reg`, 或 `parameter` 等关键字声明，可以被模块内的所有函数块（always、initial等）直接访问。

例如：

module my_module (
    input wire clk,
    output reg [7:0] data_out
);

parameter WIDTH = 8; // 全局参数

// 全局变量
reg [WIDTH-1:0] global_data;

initial begin
    global_data = 0; // 初始化值
end

always @(posedge clk) begin
    // 使用全局数据
    data_out = global_data;
end

endmodule

在这个例子中，`global_data`是一个全局变量，它可以在时钟上升沿触发的always块中读取和更新。