Verilog中设置全局变量

在Verilog中，可以使用`defparam`或`parameter`关键字来设置全局变量。

1. 使用`defparam`设置全局变量

在模块实例化时，可以使用`defparam`关键字设置全局变量。例如：

module my_module (
  input clk,
  input rst,
  input en,
  output reg [7:0] data_out
);

  parameter WIDTH = 8;
  reg [WIDTH-1:0] data;

  always @(posedge clk) begin
    if (rst) begin
      data <= 0;
    end else begin
      if (en) begin
        data <= data + 1;
      end
    end
  end

  assign data_out = data;

endmodule

module top_module;

  // 设置全局变量
  defparam my_module.WIDTH = 16;

  // 实例化模块
  my_module inst (
    .clk(clk),
    .rst(rst),
    .en(en),
    .data_out(data_out)
  );

  // 其他代码省略

endmodule

在上面的例子中，使用`defparam`设置了`my_module`模块中的`WIDTH`参数为16，即全局变量`WIDTH`的值为16。

2. 使用`parameter`设置全局变量

在模块中可以使用`parameter`关键字定义全局变量。例如：

module my_module (
  input clk,
  input rst,
  input en,
  output reg [7:0] data_out
);

  parameter WIDTH = 8;
  reg [WIDTH-1:0] data;

  always @(posedge clk) begin
    if (rst) begin
      data <= 0;
    end else begin
      if (en) begin
        data <= data + 1;
      end
    end
  end

  assign data_out = data;

endmodule

在上面的例子中，使用`parameter`关键字定义了全局变量`WIDTH`的值为8。这样，`WIDTH`变量在模块内部和外部都可以使用，并且在实例化该模块时可以通过参数来修改`WIDTH`的值。例如：

module top_module;

  // 实例化模块并设置参数
  my_module #(.WIDTH(16)) inst (
    .clk(clk),
    .rst(rst),
    .en(en),
    .data_out(data_out)
  );

  // 其他代码省略

endmodule

在上面的例子中，实例化`my_module`模块时，通过`.WIDTH(16)`的方式设置了全局变量`WIDTH`的值为16。