Verilog 写一个程序，每循环512倍数打印一次信息

以下是一个每循环512倍数打印一次信息的 Verilog 程序：

module print_info;

  reg [31:0] counter = 0;

  always @ (posedge clk) begin
    counter <= counter + 1;
    if (counter % 512 == 0 && counter != 0) begin
      $display("Print info");
    end
  end

endmodule

这个程序和上一个程序类似，都使用了计数器 `counter` 来计算循环的次数。不同的是，在判断是否达到 512 的倍数时，使用了求余运算符 `%`，只有当计数器可以被 512 整除且不等于 0 时，才会打印信息。这样就可以保证只在 512 的倍数时打印信息。同样，这个程序也需要时钟信号 `clk` 来触发计数器和打印信息的操作。