Verilog 写一个程序，每循环512次打印一次信息

以下是一个每循环512次打印一次信息的 Verilog 程序：

module print_info;

  reg [31:0] counter = 0;

  always @ (posedge clk) begin
    counter <= counter + 1;
    if (counter == 512) begin
      $display("Print info");
      counter <= 0;
    end
  end

endmodule

这个程序使用了一个计数器 `counter` 来计算循环的次数，每当计数器达到了 512，就会打印一次信息并将计数器清零。在模块中，使用了时钟信号 `clk` 来触发计数器和打印信息的操作。注意，时钟信号必须是一个周期性的信号，以确保计数器能够正确地计数。