基于Verilog HDL实现一个由三个按键控制的计数器，三个按键分别控制加1，加10，加100，计数值在6个7段数码管上以十进制形式显示并使用数码管扫描的时序控制，按复位键清零，第一位有效数字左侧的0不显示，例如1000不能显示为001000

这是一个比较典型的数字电路设计问题，需要结合硬件描述语言Verilog HDL进行实现。以下是一个简单的Verilog HDL实现：

module counter(
  input clk,      // 时钟信号
  input rst,      // 复位信号
  input add1,     // 加1信号
  input add10,    // 加10信号
  input add100,   // 加100信号
  output reg [5:0] digit[7:1]   // 数码管输出
);

reg [23:0] count;  // 计数器变量

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
    digit <= 6'b000000;  // 数码管显示清零
  end else begin
    if (add1) begin
      count <= count + 1;
    end
    if (add10) begin
      count <= count + 10;
    end
    if (add100) begin
      count <= count + 100;
    end
    
    // 更新数码管显示
    digit[7] <= (count >= 1000000) ? count[23] : 0;  // 第7个数码管
    digit[6] <= (count >= 100000) ? count[22] : 0;   // 第6个数码管
    digit[5] <= (count >= 10000) ? count[21] : 0;    // 第5个数码管
    digit[4] <= (count >= 1000) ? count[20] : 0;     // 第4个数码管
    digit[3] <= (count >= 100) ? count[19] : 0;      // 第3个数码管
    digit[2] <= (count >= 10) ? count[18] : 0;       // 第2个数码管
    digit[1] <= count[17:12];                        // 第1个数码管，舍去左侧的0
  end
end

endmodule

上述代码中，计数器变量`count`是一个24位的寄存器，用于保存计数值。在每个时钟上升沿时，根据加1、加10、加100信号进行计数器的累加；同时根据计数值更新数码管的显示内容。其中，数码管的显示内容需要经过一些处理，以舍去左侧的0并保证只显示6个有效数字。

需要注意的是，以上代码仅为例示，实际应用中可能需要对时序控制进行更加详细的描述，具体实现可能还需要进行调试和优化。