用 HDL 语言先设计四位二进制计数显示 0-9，

好的，我理解了你的问题。以下是用HDL语言设计四位二进制计数器显示0-9的代码示例：

首先，我们需要定义一个计数器模块，可以使用Verilog语言进行实现：

module counter(clk, reset, count);
input clk, reset;
output [3:0] count;

reg [3:0] count;
always@(posedge clk)
begin
    if(reset)
        count <= 4'b0;
    else if(count == 4'b1001)
        count <= 4'b0;
    else
        count <= count + 1;
end
endmodule

在上述代码中，我们定义了一个计数器模块，其中包括一个时钟输入（clk）、一个复位输入（reset）和一个四位计数器输出（count）。在时钟上升沿触发时，计数器将自增1。当计数器的值达到9时，它将被重置为0。当复位输入为1时，计数器将被重置为0。

接下来，我们需要设计一个四位二进制转换器，将计数器的输出转换为对应的数字0-9。这可以通过将计数器的输出与七段显示器的真值表进行比较来实现。以下是一个Verilog代码示例：

module bin2dec(count, seg);
input [3:0] count;
output reg [6:0] seg;

always@(*)
begin
    case(count)
        4'b0000: seg = 7'b1000000; // 0
        4'b0001: seg = 7'b1111001; // 1
        4'b0010: seg = 7'b0100100; // 2
        4'b0011: seg = 7'b0110000; // 3
        4'b0100: seg = 7'b0011001; // 4
        4'b0101: seg = 7'b0010010; // 5
        4'b0110: seg = 7'b0000010; // 6
        4'b0111: seg = 7'b1111000; // 7
        4'b1000: seg = 7'b0000000; // 8
        4'b1001: seg = 7'b0010000; // 9
        default: seg = 7'b1111111; // Invalid input
    endcase
end
endmodule

在上述代码中，我们定义了一个名为bin2dec的模块，它接收一个四位二进制计数器输出（count）并输出一个七段显示器的真值表（seg）。在always块中，我们使用case语句将计数器的值与真值表进行比较，并将对应的七段显示器段设置为1或0。如果计数器的值无效，则所有段都将被设置为1，表示无效输入。

最后，我们将计数器和二进制转换器组合起来，以实现四位二进制计数器的显示功能。以下是一个Verilog代码示例：

module binary_counter(clk, reset, seg);
input clk, reset;
output reg [6:0] seg;

wire [3:0] count;
counter ctr(clk, reset, count);
bin2dec b2d(count, seg);
endmodule

在上述代码中，我们定义了一个名为binary_counter的模块，它接收一个时钟输入（clk）和一个复位输入（reset），并输出一个七段显示器的真值表（seg）。我们使用wire连接一个计数器模块（ctr）和一个二进制转换器模块（b2d），以将计数器的输出转换为七段显示器的真值表。

希望以上代码示例可以帮助你理解如何使用HDL语言设计一个四位二进制计数器并将其显示为0-9。