Verilog case判断值为未知时执行默认内容吗

在 Verilog 中，当 case 语句的表达式值为未知（X）或不确定（Z）时，将执行 case 语句的默认分支。该默认分支应该是以“default”或“otherwise”关键词开头的分支。例如：

case (signal)
  2'b00: statement1;
  2'b10: statement2;
  default: statement3; // 当 signal 值为 X 或 Z 时执行
endcase

在上面的例子中，如果 signal 的值为 X 或 Z，将会执行 statement3。