给出一个4选1多路选择器的Verilog描述。选通控制端有四个输入:S0 S1 S2 S3。当且仅当S0=0时，Y=A;S1=0时,Y=B;S2=0时，Y=C;S3=0时，Y=D。

在Verilog语言中，一个4选1多路选择器通常用`case`结构表示，下面是一个简单的实现：

module multiplexer (
    input [3:0] select,   // 4位的选通信号S0-S3
    input A, B, C, D,     // 输入数据A、B、C、D
    output Y               // 输出信号Y
);

// Case statement for the four possible selections
always @(*) begin
    case (select)
        4'b0000: Y = A;          // 当S0=0时，选择A到Y
        4'b0001: Y = B;          // S1=0时，选择B到Y
        4'b0010: Y = C;          // S2=0时，选择C到Y
        4'b0011: Y = D;          // S3=0时，选择D到Y
        default: Y = 'Z;         // 如果所有都不匹配，Y保持默认未知状态（'Z）
    endcase
end

endmodule

在这个模块中，`select`信号决定了数据从哪一路输入选择到输出`Y`。如果`select`等于0000、0001、0010或0011时，相应的输入会被选择并赋值给`Y`；其他情况则输出默认值'Z。