给出一个4选1多路选择器的Verilog描述。选通端有4个输入：S0、S1、S2、S3。当且仅当S0=0时，Y=A；S1=0时，Y=B；S2=0时，Y=C；S3=0时，Y=D，所有端口位宽均为1位。请分别用assign、if_else和case语句实现。

在Verilog HDL中，我们可以使用`assign`、`if...else if...else`结构以及`case`语句来实现一个4选1多路选择器。这里我会给出三种不同的实现方式。

**使用assign + logic表达式：**

module selector(
    input wire [0:0] S0, S1, S2, S3,
    output wire Y
);
    assign Y = (S0 == 0 ? A : 
                (S1 == 0 ? B : 
                 (S2 == 0 ? C : D)));
endmodule

**使用if...else if...else：**

module selector(
    input wire [0:0] S0, S1, S2, S3,
    input wire [0:0] A, B, C, D,
    output wire Y
);
    always @* begin
        if (!S0) Y = A;
        else if (!S1) Y = B;
        else if (!S2) Y = C;
        else Y = D;
    end
endmodule

**使用case语句：**

module selector(
    input wire [0:0] S0, S1, S2, S3,
    input wire [0:0] A, B, C, D,
    output wire Y
);
    always @* begin
        case ({S0, S1, S2, S3})
            {0'b0, _, _, _}: Y <= A; // S0 is active
            {_, 0'b0, _, _}: Y <= B; // S1 is active
            {_, _, 0'b0, _}: Y <= C; // S2 is active
            {_, _, _, 0'b0}: Y <= D; // S3 is active
            default: Y <= 'z; // Inactive, assign an undefined value
        endcase
    end
endmodule

在这三种实现中，`assign`方案更简洁，而`if...else if...else`和`case`语句则更易于理解选择过程的流程。在实际应用中，可以根据设计需求和代码风格偏好选择合适的方式。