用D触发器实现三进制计数器，逻辑图

以下是使用D触发器实现的三进制计数器的逻辑图：


该电路由两个D触发器组成，其中D1的输出Q1作为D2的输入，D2的输出Q2作为D1的输入。时钟信号CLK同时作为两个D触发器的时钟输入，复位信号RST作为两个D触发器的复位输入，控制计数器的初始状态。当计数器计数到三时，输出自动清零，回到初始状态。