使用verilog实现APB4总线读写寄存器的代码，代码包含所有APB4协议的端口功能

以下是一个简单的APB4总线读写寄存器的Verilog代码示例，包含了所有APB4协议的端口功能：

module apb4_reg (
    input        clk,     // 时钟信号
    input        resetn,  // 复位信号（低有效）
    input        paddr[31:0],  // 地址端口
    input        pwdata[31:0], // 写数据端口
    output reg   prdata[31:0], // 读数据端口
    input        pwrite,  // 写使能端口
    input        penable, // 总线使能端口
    input        psel,    // 从机选择端口
    input        pprot[2:0] // 传输保护端口
);

// 定义状态机的状态
localparam [2:0] IDLE = 3'b000, ADDRESS_PHASE = 3'b001, DATA_PHASE = 3'b010;

// 定义寄存器地址和数据的存储变量
reg [31:0] reg_addr, reg_data;

// 定义状态机的变量
reg [2:0] state = IDLE;
reg [31:0] count = 0;

// 定义APB4总线的时序信号
reg [31:0] paddr_reg = 0;
reg [31:0] pwdata_reg = 0;
reg pwrite_reg = 0;
reg penable_reg = 0;
reg psel_reg = 0;
reg [2:0] pprot_reg = 0;

// 定义从机响应的状态
reg [1:0] response = 2'b00;

// 定义总线读写寄存器的行为
always @ (posedge clk or negedge resetn) begin
    if(!resetn) begin
        state <= IDLE;
        count <= 0;
        reg_data <= 0;
        prdata <= 0;
    end else begin
        case(state)
            IDLE: begin
                if(penable) begin
                    paddr_reg <= paddr;
                    pwdata_reg <= pwdata;
                    pwrite_reg <= pwrite;
                    penable_reg <= penable;
                    psel_reg <= psel;
                    pprot_reg <= pprot;
                    state <= ADDRESS_PHASE;
                end else begin
                    prdata <= 0;
                end
            end
            ADDRESS_PHASE: begin
                if(count == 0) begin
                    if(!penable_reg || !psel_reg) begin
                        state <= IDLE;
                    end else begin
                        count <= count + 1;
                        paddr_reg <= paddr_reg + 1;
                        state <= DATA_PHASE;
                    end
                end else begin
                    count <= 0;
                    state <= DATA_PHASE;
                end
            end
            DATA_PHASE: begin
                if(count == 0) begin
                    if(!penable_reg || !psel_reg) begin
                        state <= IDLE;
                    end else if(pwrite_reg) begin
                        reg_addr <= paddr_reg;
                        reg_data <= pwdata_reg;
                        response <= 2'b00;
                        count <= count + 1;
                    end else begin
                        prdata <= reg_data;
                        response <= 2'b10;
                        count <= count + 1;
                    end
                end else begin
                    count <= 0;
                    response <= 2'b00;
                    state <= IDLE;
                end
            end
        endcase
    end
end

// 定义从机响应的行为
always @ (posedge clk or negedge resetn) begin
    if(!resetn) begin
        response <= 2'b00;
    end else begin
        if(penable && psel) begin
            case(response)
                2'b00: begin // OKAY
                    prdata <= reg_data;
                end
                2'b01: begin // ERROR
                    prdata <= 32'h0000_0000;
                end
                2'b10: begin // RETRY
                    prdata <= 32'h0000_0000;
                end
            endcase
        end
    end
end

endmodule

该Verilog代码实现了一个简单的APB4总线读写寄存器，支持所有APB4协议的端口功能。其中，状态机的状态包括IDLE、ADDRESS_PHASE和DATA_PHASE三种，用于表示总线的不同阶段。寄存器地址和数据的存储变量reg_addr和reg_data用于保存读写的寄存器地址和数据。APB4总线的时序信号paddr_reg、pwdata_reg、pwrite_reg、penable_reg、psel_reg和pprot_reg用于保存总线的地址、写数据、写使能、总线使能、从机选择和传输保护信息。从机响应的状态变量response用于表示从机的响应状态，包括OKAY、ERROR和RETRY三种。最后，通过always块实现了APB4总线读写寄存器的行为和从机响应的行为。