帮我写一个2位二进制可逆计数器的Verilog程序

在Verilog语言中，编写一个2位二进制可逆计数器的程序通常涉及到使用组合逻辑（combinational logic）和存储元素（如DFFs - 钟控触发器）。这里是一个简单的例子，它包括两个独立的计数器，一个递增，另一个递减：

module reversible_counter(
    input wire clk,            // 时钟输入
    input wire reset_n,         // 清零信号
    input [1:0] load_data,     // 加载数据（0-00停止，0-01递增，1-00递减）
    output reg [1:0] count      // 输出计数值
);

// D Flip-Flops (DFFs)
reg [1:0] dff_incr;           // 增加模式计数
reg [1:0] dff_decr;           // 减少模式计数

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) begin
        dff_incr <= 0;          // 清除计数器
        dff_decr <= 0;
    end else if (load_data == 2'b00) begin
        dff_incr <= dff_incr + 1;  // 如果加载的是停止，保持不变
        dff_decr <= dff_decr;       // 否则，减少模式不变
    end else if (load_data == 2'b01) begin
        dff_incr <= dff_incr + 1;  // 当加载是递增时，增加
    end else if (load_data == 2'b10) begin
        dff_decr <= dff_decr - 1;  // 当加载是递减时，减少
    end
    count = {dff_incr[1], dff_incr[0]};   // 结合两部分形成16位计数
end

endmodule