verilog实现数字秒表0-999.9s，并且有暂停重置功能

好的，以下是一个基于Verilog语言的数字秒表0-999.9s，并且有暂停重置功能的代码：

module stopwatch(
    input clk,
    input rst,
    input pause,
    output reg [9:0] time
);

reg [9:0] cnt;

always @(posedge clk or posedge rst) begin
    if(rst) begin //重置
        cnt <= 0;
        time <= cnt;
    end
    else if(pause) begin //暂停
        cnt <= cnt;
        time <= cnt;
    end
    else begin //计时
        cnt <= cnt + 1;
        if(cnt == 10000) begin
            cnt <= 0;
        end
        time <= cnt;
    end
end

endmodule

该代码使用了一个计数器来计时，每隔一个时钟周期增加1。在计数器达到10000时，即1秒钟过去后，计数器会重置为0。同时，该代码还使用了一个暂停信号和一个重置信号，方便用户手动控制计时器的状态。在时钟的驱动下，该代码可以实现0-999.9秒的计时功能，并且可以通过暂停和重置控制信号来暂停和重置计时器。