vivado 12-1411

引用提到，在vivado中，如果IP核已经包含了模块的引脚配置，那么在约束文件中就不需要写相应的约束设置。然而，在生成位码流时，可能会出现"DRC UCIO-1"错误提示，提示存在未约束的逻辑端口。引用指出，这个错误可能是由于管脚连接在GTX serdes时钟上，而MMCM差分时钟使用的输入BUFF是连接到全局时钟上的IBUFDS。引用提到可以通过在约束文件中使用"CLOCK_DEDICATED_ROUTE"约束来解决这个错误。这个错误可能是由于使用了IBUFDS_GTE2引入的时钟在高速quard的QPLL或者CPLL时钟区域使用。尝试将经过IBUFDS_GTE2的时钟连接到全局时钟上，可能会解决这个问题。