verilog在一个12兆赫兹的时钟下设计一个百分之一秒到一小时的秒表计时器，并且这个计时器具有暂停，开始及清零的功能。

首先，我们需要确定计时器的最大计时范围，即1小时的计时范围为3600秒。因此，我们可以使用一个32位的计数器来实现该计时器，每次时钟上升沿计数器加1。

接下来，我们需要添加暂停、开始和清零功能。这些功能可以通过控制计数器的时钟使能和清零信号来实现。具体实现如下：

module stopwatch(
    input clk,
    input start,
    input pause,
    input clear,
    output reg [31:0] count
);

reg [31:0] prev_count;
reg enable;
reg clear_flag;

always @(posedge clk) begin
    if (clear) begin
        count <= 0;
        prev_count <= 0;
        clear_flag <= 1;
        enable <= 0;
    end else if (start) begin
        enable <= 1;
        clear_flag <= 0;
    end else if (pause) begin
        enable <= 0;
        prev_count <= count;
    end else if (enable) begin
        count <= count + 1;
    end
end

always @(posedge clk) begin
    if (clear_flag) begin
        prev_count <= 0;
    end
end

assign count = enable ? count : prev_count;

endmodule

在上述代码中，我们使用了两个always块来实现计时器的暂停、开始和清零功能。第一个always块用于控制计数器的计数，第二个always块用于在清零时将prev_count重置为0。

在第一个always块中，如果检测到clear信号，则计数器重置为0，并将enable和clear_flag信号重置为0和1。如果检测到start信号，则将enable信号设置为1，而clear_flag信号保持为0。如果检测到pause信号，则将enable信号设置为0，并将当前计数器值存储到prev_count寄存器中。如果enable信号为1，则每次时钟上升沿计数器加1。

在第二个always块中，如果检测到clear_flag信号，则将prev_count重置为0。

最后，在模块中输出count信号，该信号在enable信号为1时输出计数器的值，否则输出prev_count寄存器中的值。