输入为32bit的数据，mem深度128，宽度为32，将输入数据与mem中每一位的数据进行异或，给出verilog代码

以下是一个简单的Verilog代码，用于将32位输入数据与128位mem中的每个32位数据进行异或：

module xor_mem (
    input [31:0] data_in,
    input [6:0] addr,
    input write_enable,
    input clk,
    input rst,
    output reg [31:0] mem [0:127]
);
 
always @(posedge clk, posedge rst) begin
    if (rst) begin
        for (int i = 0; i < 128; i = i + 1) begin
            mem[i] <= 0;
        end
    end else if (write_enable) begin
        mem[addr] <= data_in ^ mem[addr];
    end
end
 
endmodule

在上面的代码中，`data_in`是32位输入数据，`addr`是6位地址，`write_enable`是写使能信号，`clk`是时钟信号，`rst`是复位信号，`mem`是128个32位数据的数组。

在时钟上升沿时，如果复位信号为1，则将所有的内存单元清零。如果写使能信号为1，则将输入数据与内存中指定地址的数据进行异或，然后将结果存储回该地址的内存单元中。