单周期mips cpu代码

以下是一个简单的单周期 MIPS CPU 的 Verilog 代码：
module single_cycle_mips_cpu (
input clk,
input rst,
input [31:0] instr,
input [31:0] data_in,
output reg [31:0] data_out,
output reg [31:0] pc_out
);

reg [4:0] op;
reg [4:0] funct;
reg [31:0] rs;
reg [31:0] rt;
reg [31:0] rd;
reg [16:0] imm;
reg [31:0] pc;

always @(posedge clk) begin
if (rst) begin
op <= 5'b0;
funct <= 5'b0;
rs <= 32'b0;
rt <= 32'b0;
rd <= 32'b0;
imm <= 17'b0;
pc <= 32'b0;
end else begin
op <= instr[31:26];
funct <= instr[5:0];
rs <= instr[25:21];
rt <= instr[20:16];
rd <= instr[15:11];
imm <= instr[15:0];
pc <= pc + 4;
end
end

always @(posedge clk) begin
case (op)
6'b000000: begin // R-type instruction
case (funct)
6'b100000: data_out <= rs + rt; // add
6'b100010: data_out <= rs - rt; // sub
6'b100100: data_out <= rs &amp; rt; // and
6'b100101: data_out <= rs | rt; // or
6'b101010: data_out <= rs < rt ? 32'b1 : 32'b0; // slt
default: data_out <= 32'b0; // unknown function code
endcase
end
6'b001000: data_out <= rs + imm; // addi
6'b100011: data_out <= data_in; // lw
6'b101011: data_out <= data_in; // sw
default: data_out <= 32'b0; // unknown opcode
endcase
end

assign pc_out = pc;

endmodule
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这个单周期 MIPS CPU 支持以下指令：

R-type：add、sub、and、or、slt
I-type：addi、lw、sw

代码中只有一个时钟上升沿触发的状态机，它首先从指令中提取操作码和函数码，然后根据操作码和函数码执行相应的指令。每个时钟周期结束时，程序计数器 (PC) 加 4，以便执行下一条指令。同时，输出指令中的寄存器操作数和立即数，以供下一个状态机周期使用。