用verilog实现一个四路抢答计时器

以下是用Verilog HDL语言设计的四人抢答器，实现了抢答开始后20秒倒计时，20秒倒计时后无人抢答显示。设计思路是使用计数器实现倒计时，同时使用状态机实现抢答器的状态转移。

module four_person_buzzer(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [3:0] buzzer_in, // 抢答信号输入
    output reg [3:0] buzzer_out // 抢答信号输出
);

// 定义状态机状态
parameter IDLE = 2'b00; // 空闲状态
parameter COUNTING = 2'b01; // 倒计时状态
parameter BUZZER = 2'b10; // 抢答状态

// 定义计数器
reg [23:0] counter;

// 定义状态机状态寄存器
reg [1:0] state;

// 初始化状态机状态
initial begin
    state = IDLE;
end

// 状态机
always @(posedge clk) begin
    if (rst) begin
        state <= IDLE;
        counter <= 0;
    end else begin
        case (state)
            IDLE: begin
                buzzer_out <= 4'b0000;
                if (buzzer_in != 4'b0000) begin
                    state <= COUNTING;
                    counter <= 20000000; // 20秒倒计时
                end
            end
            COUNTING: begin
                buzzer_out <= 4'b0000;
                counter <= counter - 1;
                if (counter == 0) begin
                    state <= BUZZER;
                    buzzer_out <= 4'b1000; // 抢答器1响应
                end else if (buzzer_in != 4'b0000) begin
                    state <= COUNTING;
                    counter <= 20000000; // 20秒倒计时
                end
            end
            BUZZER: begin
                buzzer_out <= 4'b0000;
                if (buzzer_in != 4'b0000) begin
                    state <= COUNTING;
                    counter <= 20000000; // 20秒倒计时
                end
            end
        endcase
    end
end

endmodule