vhdl十进制减法计数器代码

VHDL是一种硬件描述语言，可以用于设计数字电路。下面是一个简单的10进制减法计数器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity counter is
    port (
        clk : in std_logic;
        rst : in std_logic;
        count_out : out unsigned(3 downto 0)
    );
end entity counter;

architecture rtl of counter is
    signal cnt : unsigned(3 downto 0) := (others => '0');
begin
    process (clk, rst)
    begin
        if rst = '1' then
            cnt <= (others => '0');
        elsif rising_edge(clk) then
            if cnt /= 0 then
                cnt <= cnt - 1;
            end if;
        end if;
    end process;

    count_out <= cnt;
end architecture rtl;

这个计数器可以在每个时钟上升沿时减去1，直到计数器达到0。rst输入可以将计数器重置为0。