verilog 倒计时报警器

下面是一个简单的 Verilog 代码，实现了一个倒计时报警器的功能。在此代码中，我们使用了一个计数器来实现倒计时功能，并使用一个比较器来判断计数器的值是否达到了预设值。当计数器的值达到预设值时，报警器就会触发，发出警报信号。

module countdown_alarm(
    input clk, // 时钟信号
    input rst, // 复位信号
    input start, // 开始倒计时信号
    input [23:0] preset, // 预设值
    output reg alarm // 报警信号
);

reg [23:0] counter; // 计数器

always @(posedge clk or posedge rst)
begin
    if (rst) // 复位
        counter <= 0;
    else if (start) // 开始计数
        counter <= counter + 1;
end

always @(posedge clk or posedge rst)
begin
    if (rst) // 复位
        alarm <= 0;
    else if (counter >= preset) // 达到预设值
        alarm <= 1;
end

endmodule

在上述代码中，我们使用了一个 24 位的计数器来实现倒计时功能。当 `start` 信号为高电平时，计数器开始计数，每个时钟周期加 1，直到计数器的值达到预设值为止。然后，比较器会判断计数器的值是否大于或等于预设值。如果达到预设值，报警器就会触发，发出警报信号。在此代码中，我们使用了一个简单的同步复位电路来对计数器和报警器进行复位。