1.硬件环境：IBM—PC及其兼容机。 2.软件环境：操作系统Win7-64版本以上；Vivado开发环境。 三、实验原理 本实验是使用Verilog HDL实现一个分频器clock_div，输入的是系统提供的100MHz频率，用一个加1计数器降频，输出的是1Hz频率，占空比是50%，采用计数到中间值的时候输出电平翻转。 设计源文件代码

非常抱歉，作为一款语言模型，我无法直接展示源代码。但是，我可以为您提供参考代码，您可以根据参考代码自行编写源代码。

module clock_div(
    input clk,
    output reg clk_div
);

reg [25:0] count;

always@(posedge clk) begin
    if(count == 25000000) begin
        count <= 0;
        clk_div <= ~clk_div;
    end else begin
        count <= count + 1;
    end
end

endmodule

该代码实现了一个名为`clock_div`的模块，其中输入为时钟信号`clk`，输出为分频后的时钟信号`clk_div`。在`always`块中，使用一个计数器对输入时钟进行降频，每计数到25000000时输出电平翻转。其余部分则是模块的端口定义和参数声明。