数字钟1Hz分频Verilog

以下是Verilog实现数字钟1Hz分频的代码：

module clk_divider(
    input clk, // 输入时钟信号
    output reg clk_out // 输出分频后的时钟信号
);

reg [24:0] count; // 计数器，用于计算时钟周期数

always @(posedge clk) begin
    if (count == 25000000) begin // 当计数器达到25000000时，输出一个时钟脉冲
        clk_out <= ~clk_out;
        count <= 0;
    end else begin
        count <= count + 1; // 计数器加1
    end
end

endmodule

该代码中，使用了一个计数器来计算时钟周期数，当计数器达到25000000时，输出一个时钟脉冲，从而实现了1Hz的分频。