编写完整VHDL代码，描述一个具有异步清零、异步置位的下降沿有效的D触发器

以下是一个具有异步清零、异步置位的下降沿有效的D触发器的VHDL代码：

entity d_ff_rst_set is
    Port ( D, CLK, RST, SET : in  STD_LOGIC;
           Q : out  STD_LOGIC);
end d_ff_rst_set;

architecture Behavioral of d_ff_rst_set is
begin

    process(CLK, RST, SET)
    begin
        if (RST = '0') then --异步清零
            Q <= '0';
        elsif (SET = '0') then --异步置位
            Q <= '1';
        elsif (rising_edge(CLK)) then --下降沿有效
            Q <= D;
        end if;
    end process;

end Behavioral;

该代码定义了一个名为`d_ff_rst_set`的实体，具有四个输入端口`D`、`CLK`、`RST`、`SET`，一个输出端口`Q`，用于输出D触发器的状态。在体系结构中，我们使用一个进程来实现异步清零、异步置位和下降沿有效的功能。当`RST`为低电平时，输出端口`Q`将被强制为低电平，实现异步清零的功能。当`SET`为低电平时，输出端口`Q`将被强制为高电平，实现异步置位的功能。当时钟信号`CLK`的下降沿到来时，输入端口`D`的状态将被存储到输出端口`Q`中，实现D触发器的功能。