用vhdl语言设计一个同步置一，异步置零的D触发器

在VHDL设计中，同步置一（Set-On-One，通常对应于上升沿有效）和异步置零（Clear-On-Zero，即下降沿有效）的D型触发器可以分为两部分描述：

1. 同步置一（Set-on-Rising-Edge D Flip-Flop）:

   library IEEE;
   use IEEE.STD_LOGIC_1164.ALL;

   entity SyncSetDFF is
     Port (
       clk : in STD_LOGIC;
       d : in STD_LOGIC;
       q : out STD_LOGIC
     );
   end SyncSetDFF;

   architecture Behavioral of SyncSetDFF is
     begin
     process(clk)
       variable next_q : STD_LOGIC := '0'; -- 初始化Q状态为0
     begin
       if rising_edge(clk) then -- 当时钟上升沿到来
         if d = '1' then -- 如果输入D为1
           next_q := '1'; -- 置位触发器
         end if;
       end if;
       
       q <= next_q; -- 将下一次的状态赋值给当前状态
     end process;
   end Behavioral;

2. 异步置零（Clear-on-Falling-Edge D Flip-Flop）:

   entity AsyncClearDFF is
     Port (
       clk : in STD_LOGIC;
       d : in STD_LOGIC;
       q : out STD_LOGIC
     );
   end AsyncClearDFF;

   architecture Behavioral of AsyncClearDFF is
     begin
     process(d, clk)
       variable next_q : STD_LOGIC := q; -- Q保持原状态直到下一个事件
     begin
       if falling_edge(clk) then -- 当时钟下降沿到来
         if d = '0' then -- 如果输入D为0
           next_q := '0'; -- 清零触发器
         end if;
       end if;
       
       q <= next_q; -- 更新Q的状态
     end process;
   end Behavioral;