用vhdl语言帮我写一个同步置一，异步清零的程序

在 VHDL 中，我们可以创建一个简单的计数器模块，它具备同步置一和异步清零的功能。这是一个基本示例，使用的是 D flip-flop (D触发器) 实现：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity counter is
   Port (
      clk : in std_logic;          -- 同步时钟输入
      reset : in std_logic;        -- 异步清零信号
      d_in : in std_logic;         -- 数据输入
      q_out : out std_logic_vector(7 downto 0) -- 输出计数值
   );
end entity counter;

architecture Behavioral of counter is
begin

   process(clk, reset)
      variable current_count : integer range 0 to 255 := 0;
   begin
      if rising_edge(clk) then
         if reset = '1' then
            current_count <= 0;       -- 异步清零
         else
            current_count <= current_count + 1 when d_in = '1'; -- 同步置一
         end if;
      end if;

      q_out <= std_logic_vector(current_count);  -- 更新输出
   end process;

end Behavioral;

在这个设计中，每当 `clk` 的上升沿到来并且`reset`为低（即不清零），计数器会递增（`current_count <= current_count + 1`）。当`reset`变为高时（即清零），计数器归零。