vhdl异步清零和同步使能的加法计数器

以下是一个vhdl异步清零和同步使能的加法计数器的示例代码：

library IEEE;
use IEEE.std_logic_1164.all;

entity counter is
  port (
    clk : in std_logic;
    rst : in std_logic;
    en  : in std_logic;
    count : out std_logic_vector(3 downto 0)
  );
end counter;

architecture behavioral of counter is
  signal temp_count : std_logic_vector(3 downto 0);
begin
  process(clk, rst)
  begin
    if rst = '1' then
      temp_count <= "0000";
    elsif rising_edge(clk) then
      if en = '1' then
        temp_count <= temp_count + 1;
      end if;
    end if;
  end process;

  count <= temp_count;
end behavioral;

在这个示例中，我们定义了一个计数器实体，其中包含了四个端口：

- `clk`：时钟信号，用于同步计数器的操作。
- `rst`：异步清零信号，当该信号为高电平时，计数器的值将被重置为0。
- `en`：同步使能信号，当该信号为高电平时，计数器才会进行计数操作。
- `count`：计数器的值，是一个4位的二进制数。

在架构中，我们定义了一个名为`temp_count`的信号，用于存储计数器的当前值。在进程中，我们使用了异步清零和同步使能来控制计数器的操作。当`rst`为高电平时，我们将`temp_count`赋值为"0000"，即清零计数器。当`en`为高电平时，我们使用`temp_count + 1`来实现加法计数器的功能。最后，我们将`temp_count`赋值给`count`，以输出计数器的值。

这个示例代码只是一个简单的示例，你可以根据实际需求来修改和扩展。