设计一个具有同步置1，异步清零的D触发器

根据提供的引用[2]，以下是一个具有同步置1，异步清零的D触发器的设计，其中clk为时钟输入，set为同步置1输入，clr为异步清零输入，d为数据输入，q和nq为数据输出：

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY d_trigger IS
    PORT (
        clk, set, clr, d : IN STD_LOGIC;
        q, nq : OUT STD_LOGIC
    );
END d_trigger;

ARCHITECTURE behavior OF d_trigger IS
BEGIN
    PROCESS (clk, clr)
    BEGIN
        IF clr = '0' THEN
            q <= '0';
            nq <= '1';
        ELSIF rising_edge(clk) THEN
            IF set = '0' THEN
                q <= '1';
                nq <= '0';
            ELSE
                IF d = '1' THEN
                    q <= '1';
                    nq <= '0';
                ELSIF d = '0' THEN
                    q <= '0';
                    nq <= '1';
                END IF;            END IF;
        END IF;
    END PROCESS;
END behavior;