使用VHDL实现带有同步使能和异步清零的计数器

你好！以下是一个使用VHDL实现带有同步使能和异步清零的计数器的示例代码：

entity counter is
    generic (
        WIDTH : integer := 8
    );
    port (
        clk : in std_logic;
        en : in std_logic;
        clear : in std_logic;
        count : out std_logic_vector(WIDTH-1 downto 0)
    );
end entity counter;

architecture rtl of counter is
    signal reg_count : unsigned(WIDTH-1 downto 0);
begin
    process(clk)
    begin
        if rising_edge(clk) then
            if clear = '1' then
                reg_count <= (others => '0');
            elsif en = '1' then
                reg_count <= reg_count + 1;
            end if;
        end if;
    end process;
    
    count <= std_logic_vector(reg_count);
end architecture rtl;

以上代码定义了一个名为"counter"的实体，带有一个波特率输入"clk"，一个使能输入"en"，一个清零输入"clear"，以及一个输出计数值"count"。在时钟上升沿时，如果使能信号"en"为高电平，则计数器递增；如果清零信号"clear"为高电平，则计数器清零。

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