设计一个模60的加法计数器，该计数器具有异步清零（rst为低电平有效）和同步预置数（sld为高电平有效）功能。编写VHDL程序

以下是一个简单的模60加法计数器的VHDL程序，包括异步清零和同步预置数功能：

library ieee;
use ieee.std_logic_1164.all;

entity counter is
  port (
    clk, rst, sld: in std_logic;
    q: out std_logic_vector(5 downto 0)
  );
end entity counter;

architecture behavior of counter is
  signal temp: std_logic_vector(5 downto 0);
begin
  process(clk, rst)
  begin
    if rst = '0' then -- 异步清零
      temp <= (others => '0');
    elsif rising_edge(clk) then
      if sld = '1' then -- 同步预置数
        temp <= "000000";
      else -- 模60加法计数器
        if temp = "101111" then
          temp <= "000000";
        else
          temp <= temp + 1;
        end if;
      end if;
    end if;
  end process;
  
  q <= temp;
end architecture behavior;

我们可以使用Xilinx ISE等工具将此程序综合成FPGA可用的电路。