同步使能，异步复位且模为12的加法计数器vhdl

以下是一个同步使能，异步复位且模为12的加法计数器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;

entity counter is
    port (
        clk     : in  std_logic;
        rst     : in  std_logic;
        en      : in  std_logic;
        count   : out std_logic_vector(3 downto 0)
    );
end entity;

architecture behavior of counter is
    signal temp : std_logic_vector(3 downto 0);
begin
    process(clk, rst)
    begin
        if rst = '0' then
            temp <= (others => '0');
        elsif rising_edge(clk) then
            if en = '1' then
                temp <= temp + 1;
            end if;
        end if;
    end process;

    count <= temp when temp < "1100" else "0000";
end behavior;

在上述代码中，我们定义了一个名为 `counter` 的实体，它具有四个端口：

- `clk`：时钟信号。
- `rst`：异步复位信号。
- `en`：同步使能信号。
- `count`：输出计数器的当前值。

在架构部分，我们定义了一个名为 `temp` 的信号，它表示计数器的当前值。在进程部分，我们根据时钟和复位信号的状态更新计数器的值。如果 `en` 为高电平，则在时钟上升沿时将 `temp` 加 1。最后，我们使用 `count` 输出 `temp` 的值，但如果 `temp` 大于等于 12，则将 `count` 输出为 0（表示我们使用了模为 12的计数器）。

需要注意的是，这个计数器是使用 std_logic_vector 表示的，这是 VHDL 中表示二进制数据的一种方式。在这里，我们使用了 4 位二进制数来表示计数器的当前值，因此最大计数值为 2^4 = 16，而我们的模为 12，所以当计数器的值大于等于 12 时，我们将其重置为 0。