verilog同步置数、异步清零的4位加法计数器代码

下面是一个基于 Verilog 的同步置数、异步清零的 4 位加法计数器代码示例：

module counter (
  input clk,
  input rst,
  input en,
  output reg [3:0] count
);

always @(posedge clk, negedge rst) begin
  if (~rst) begin
    count <= 4'b0;
  end else if (en) begin
    count <= count + 4'b1;
  end
end

endmodule

在这个代码示例中，我们使用了一个时钟信号 `clk`、一个异步复位信号 `rst`、一个计数器使能信号 `en` 和一个 4 位计数器 `count`。在时钟上升沿和复位下降沿触发的 `always` 块内，我们根据 `rst` 和 `en` 信号的状态对计数器进行操作。当 `rst` 为低电平时，计数器被清零。当 `en` 为高电平时，计数器加 1。

需要注意的是，本示例代码中的计数器是同步置数、异步清零的。这意味着，当复位信号 `rst` 从高电平切换到低电平时，计数器会被清零，但是在时钟信号 `clk` 的上升沿之前，计数器不会被置数。这样可以确保计数器在复位后立即停止计数，并在下一个时钟周期开始新的计数。