使用quartus ii用文本输入法设计异步清零和同步使能的四位加法计数器，完成设计输入编译功能时序仿真，器件选择，引脚分配，编程下载及硬件测试，器件选择Cyclone ii EP2C35F484C8

首先，我们需要设计一个四位加法计数器。这可以通过使用四个D触发器和一个全加器实现。

异步清零可以通过向所有D触发器的清零输入引脚（CLR）提供一个异步清零信号来实现。同步使能可以通过向每个D触发器的时钟输入引脚（CLK）提供一个同步使能信号来实现。

以下是一个基本的Verilog代码，它实现了带有异步清零和同步使能的四位加法计数器：

module counter(
  input clk,
  input rst,
  input en,
  output reg [3:0] count
);

reg [3:0] next_count;
wire carry;

assign carry = (count == 4'b1111);

always @(posedge clk) begin
  if (rst) begin
    count <= 4'b0000;
  end else if (en) begin
    if (carry) begin
      count <= 4'b0000;
    end else begin
      count <= next_count;
    end
  end
end

always @(*) begin
  next_count = count + 1;
end

endmodule

然后，我们需要用Quartus II进行编译和仿真。

1. 打开Quartus II并创建一个新项目。
2. 将上面的Verilog代码添加到项目中。
3. 在“Assignments”菜单中，选择“Device”并选择Cyclone II EP2C35F484C8器件。
4. 在“Assignments”菜单中，选择“Pin Planner”并为计数器的输入和输出引脚分配引脚。
5. 编译项目并运行时序仿真以验证计数器的功能。
6. 如果一切正常，可以生成配置文件并将其下载到目标设备上进行硬件测试。

以上是一个简单的流程，用于使用Quartus II设计异步清零和同步使能的四位加法计数器。