设计一个异步复位同步计数使能的四位加法计数器。时钟信号 CLK ，上升沿有效，复位信号 RST ，低电平有效，计数使能信号 EN ，高电平有效，计数从0到 F 。利用仿对设计进行验证。

下面是一个异步复位同步计数使能的四位加法计数器的 Verilog HDL 代码示例：

module sync_counter(
    input clk, // 时钟信号，上升沿有效
    input rst, // 异步复位信号，低电平有效
    input en, // 计数使能信号，高电平有效
    output reg [3:0] count // 计数器值，4位
);

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        count <= 4'b0000; // 复位计数器为0
    end else if (en) begin
        count <= count + 1; // 计数使能时，计数器加1
    end
end

endmodule

这个计数器使用了一个 always 块，在时钟上升沿或异步复位信号下降沿时进行计数器的更新操作。当复位信号 rst 为低电平时，计数器被重置为0。当计数使能信号 en 为高电平时，计数器 count 加1。计数器的值从0到F，超过F后重新从0开始计数。

为了验证这个异步复位同步计数使能的四位加法计数器的功能，可以使用仿真进行测试。下面是一个简单的 testbench 示例代码：

module sync_counter_tb;

    reg clk = 0;
    reg rst = 1;
    reg en = 0;
    wire [3:0] count;

    sync_counter dut(
        .clk(clk),
        .rst(rst),
        .en(en),
        .count(count)
    );

    initial begin
        #10 rst = 0; // 复位信号置为0
        #10 en = 1; // 计数使能信号置为1
    end

    always #5 clk = ~clk; // 时钟信号每5个时间单位翻转一次

endmodule

在 testbench 中，时钟信号每5个时间单位翻转一次。在初始时，复位信号 rst 被置为0，计数使能信号 en 被置为1。当时钟信号 clk 的上升沿到来时，计数器 count 的值将会加1，直到计数器的值达到F。然后，计数器的值将会重新从0开始计数。可以通过仿真波形来验证计数器的功能是否正确。

需要注意的是，在进行仿真测试时，需要确保时钟信号的频率足够高，以便能够产生正确的计数器输出。同时，也需要确保复位信号和计数使能信号的时序满足设计要求。