VerilogHDL异步复位同步置数的四位计数器代码

以下是一个使用异步复位和同步置数的四位计数器的 Verilog HDL 代码示例：

module counter(
  input clk,
  input rst_n,
  input en,
  output reg [3:0] count
);

always @(posedge clk or negedge rst_n) begin
  if(~rst_n) begin
    count <= 4'b0000;
  end else if(en) begin
    count <= count + 4'b0001;
  end
end

endmodule

该代码中，`clk` 是时钟输入，`rst_n` 是异步复位输入，`en` 是计数器使能输入，`count` 是四位计数器的输出。当 `rst_n` 为低电平时，计数器被重置为 0。当 `en` 为高电平时，计数器开始计数，每个时钟周期增加 1。由于使用了同步置数，因此在计数器启用时，第一个计数值将为 1。