(1)使用Vivado开发板上提供的100MHz的时钟率，设计计数分频模块，产生100Hz频率的时钟，实现该模块，并保存为Clk_100Hz.v文件。 (2)实现一个具有异步复位功能的60进制的计数器，模块名为Count60。 (3)实现一个具有异步复位功能的100进制的计数器，模块名Count100。

好的，下面是我为您提供的Verilog HDL代码实现。

1. Clk_100Hz.v

module Clk_100Hz (
    input clk,
    output reg clk_100Hz
);

reg [23:0] count;

always @(posedge clk) begin
    if (count == 249_999) begin
        count <= 0;
        clk_100Hz <= ~clk_100Hz;
    end else begin
        count <= count + 1;
    end
end

endmodule

2. Count60.v

module Count60 (
    input clk,
    input rst,
    output reg [5:0] count
);

reg [23:0] cnt;

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        cnt <= 0;
        count <= 6'b0;
    end else begin
        if (cnt == 599_999_999) begin
            cnt <= 0;
            count <= count + 1;
        end else begin
            cnt <= cnt + 1;
        end
    end
end

endmodule

3. Count100.v

module Count100 (
    input clk,
    input rst,
    output reg [6:0] count
);

reg [23:0] cnt;

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        cnt <= 0;
        count <= 7'b0;
    end else begin
        if (cnt == 99_999_999) begin
            cnt <= 0;
            count <= count + 1;
        end else begin
            cnt <= cnt + 1;
        end
    end
end

endmodule

这些代码实现了计数分频模块、60进制计数器和100进制计数器，您可以将它们保存为相应的Verilog HDL文件。