(1)使用Vivado开发板上提供的100MHz的时钟率，设计计数分频模块,产生100Hz频率的时钟，实现该模块，并保存为Ck_ 100Hz. v文件。

好的，我们可以按照以下步骤来设计计数分频模块，并产生100Hz频率的时钟：

1. 首先，我们需要导入Vivado开发板提供的时钟信号。可以在IP Catalog中找到Clocking Wizard，创建一个新的时钟源，并设置时钟频率为100MHz。

2. 接下来，我们可以创建一个计数分频模块，用于将100MHz的时钟信号进行分频，产生100Hz频率的时钟信号。在这里，我们可以使用一个计数器模块，将100MHz时钟信号作为输入端时钟信号CLK，将计数器的输出端Q作为时钟输出信号。

3. 在计数器模块中，我们需要设置计数器的初始值和计数终止值。由于100MHz时钟信号的周期为10ns，因此我们可以将计数终止值设置为999999，即10ns × 999999 = 10s。这样，当计数器计数到999999时，将会产生一个100Hz的时钟信号。

4. 最后，我们需要将计数分频模块保存为Ck_100Hz.v文件，并在Vivado中进行综合、布局和生成比特流文件等操作，以生成可在开发板上运行的比特流文件。

以下是计数分频模块的VHDL代码示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Ck_100Hz is
    Port ( CLK : in  STD_LOGIC;
           Ck_100Hz : out  STD_LOGIC);
end Ck_100Hz;

architecture Behavioral of Ck_100Hz is
    signal count : unsigned(23 downto 0) := (others => '0');
    constant clk_div : integer := 999999; -- 设置计数终止值
begin
    process(CLK)
    begin
        if rising_edge(CLK) then
            if count = clk_div then -- 计数终止值
                Ck_100Hz <= not Ck_100Hz;
                count <= (others => '0'); -- 计数复位
            else
                count <= count + 1;
            end if;
        end if;
    end process;
end Behavioral;

以上代码中，我们使用了一个24位的无符号整数count来进行计数，计数终止值设置为999999。当计数器计数到999999时，将会产生一个100Hz的时钟信号。最后，将时钟信号输出到Ck_100Hz端口上。