vivado 时钟计数分频加bufg

回答: 在设计中，遇到了一些问题和心得。首先，在时钟的分频和调试方面，花费了很长时间。初始时，进行了2^15次方的分频，但发现频率仍然很快，计数器和计时器无法显示数字的变化过程。通过查阅资料后，发现FPGA内部自带MMCM，于是进行了二次分频，显示恢复正常。另外，在绑定管脚时，发现计数器总是在0和9之间变动，经过仔细查错后发现，计数器和比较器的两个接口连接反了，调整连线后显示恢复正常。此外，译码器的编写是本次实验的一个亮点，通过译码器将计数和计时直接译码显示在七段数码管上，既方便又简单，避免了很多繁杂的小器件。节拍发生器的编写也是本次实验的一个亮点，通过编写一个节拍发生器，前一时刻显示电梯所在楼层，后一时刻显示乘客要去楼层，由于时钟的脉冲较快，肉眼看来就是两片数码管同时显示的。在七段数码管的消隐方面，实验时发现七段数码管上各段都会亮，只不过不该亮的段颜色较暗，但也不易于区分。经过反复调试后发现，是由于节拍发生器的时钟脉冲过快，在进行片选时出现了显示的暂留。通过对节拍发生器进行再次分频之后成功消隐。最后，在实验后期，对实验的代码进行了简化，将重复的代码删去，简化了代码的风格。[1][2][3]