具有异步复位和同步预置功能的30进制可加减计数器的Verilog设计：

以下是一个具有异步复位和同步预置功能的30进制可加减计数器的 Verilog 设计：

module counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    input load, // 预置信号
    input [4:0] preset_value, // 预置值
    input inc, // 加一信号
    input dec, // 减一信号
    output reg [4:0] count // 计数器值
);

always @(posedge clk or negedge rst) begin
    if (rst == 0) begin // 异步复位
        count <= 0;
    end else if (load) begin // 同步预置
        count <= preset_value;
    end else if (inc) begin // 加一
        count <= (count == 29) ? 0 : count + 1;
    end else if (dec) begin // 减一
        count <= (count == 0) ? 29 : count - 1;
    end
end

endmodule

这个计数器可以通过 `clk` 时钟信号进行计数，同时也有异步复位和同步预置功能。当 `rst` 复位信号为低电平时，计数器会被重置为 0。当 `load` 预置信号为高电平时，计数器会被设置为预置值 `preset_value`。当 `inc` 加一信号为高电平时，计数器的值会加 1，当 `dec` 减一信号为高电平时，计数器的值会减 1。当计数器的值达到 30 时，会自动回到 0，当计数器的值为 0 时，会自动回到 29，实现了 30 进制可加减计数的功能。