用verilog语言设计带暂停及异步清零，同步预置功能的2位秒倒计时器，需要代码

以下是一个可能的Verilog代码设计方案，实现了带暂停及异步清零，同步预置功能的2位秒倒计时器：

module timer(
    input clk,       // 时钟信号
    input rst,       // 复位信号
    input start,     // 开始计时信号
    input pause,     // 暂停计时信号
    input reset,     // 清零计时信号
    input [1:0] preset,  // 预置计时值
    output reg [3:0] seg1,  // 十位数码管显示数值
    output reg [3:0] seg2   // 个位数码管显示数值
);

reg [1:0] count1, count2;  // 计数器，分别计时十位和个位
reg [1:0] preset1, preset2; // 预置值，分别存储十位和个位的预置值
reg [1:0] pause1, pause2; // 暂停计数器，分别存储十位和个位的暂停计数值

// 时钟计数
always @(posedge clk) begin
    if (rst) begin
        count1 <= 2'b00;
        count2 <= 2'b00;
        preset1 <= 2'b00;
        preset2 <= 2'b00;
        pause1 <= 2'b00;
        pause2 <= 2'b00;
    end else if (reset) begin
        count1 <= 2'b00;
        count2 <= 2'b00;
        pause1 <= 2'b00;
        pause2 <= 2'b00;
    end else if (pause) begin
        pause1 <= count1;
        pause2 <= count2;
    end else if (start) begin
        if (pause1 != 2'b00 || pause2 != 2'b00) begin
            count1 <= pause1;
            count2 <= pause2;
        end else begin
            // 计数器计数
            if (count2 == 2'b00) begin
                if (count1 == 2'b00) begin
                    // 倒计时结束
                    count1 <= preset1;
                    count2 <= preset2;
                end else begin
                    count1 <= count1 - 1;
                    count2 <= 2'b09;
                end
            end else begin
                count2 <= count2 - 1;
            end
        end
    end
end

// 预置计数器
always @(posedge clk) begin
    if (rst) begin
        preset1 <= 2'b00;
        preset2 <= 2'b00;
    end else if (reset) begin
        preset1 <= 2'b00;
        preset2 <= 2'b00;
    end else if (start) begin
        if (preset[1] == 1'b1) begin
            preset1 <= 2'b01;
        end else if (preset[0] == 1'b1) begin
            preset1 <= 2'b10;
        end else begin
            preset1 <= 2'b00;
        end
        
        if (preset[1] == 1'b1) begin
            preset2 <= 2'b01;
        end else if (preset[0] == 1'b1) begin
            preset2 <= 2'b10;
        end else begin
            preset2 <= 2'b00;
        end
    end
end

// 数码管显示
always @(posedge clk) begin
    case (count1)
        2'b00: seg1 <= 4'b1110; // 显示0
        2'b01: seg1 <= 4'b1100; // 显示1
        2'b10: seg1 <= 4'b1010; // 显示2
        2'b11: seg1 <= 4'b1001; // 显示3
    endcase
    
    case (count2)
        2'b00: seg2 <= 4'b1110; // 显示0
        2'b01: seg2 <= 4'b1100; // 显示1
        2'b10: seg2 <= 4'b1010; // 显示2
        2'b11: seg2 <= 4'b1001; // 显示3
    endcase
end

endmodule

需要注意的是，这只是一个基本的设计方案，具体实现还需要考虑更多细节，如输入信号的去抖动处理、按键扫描、数码管驱动等。同时，需要对代码进行仿真和验证，确保其能够正确地实现倒计时器的各项功能。