用verilog设计一个8bit异步复位、同步预置、带进位输出的同步计数器，分别设计出异步复位、同步预置和使能计数状态，并通过ModelSim做出对应的波形

以下是Verilog代码实现：

module sync_counter(
    input wire clk,
    input wire rst_n,
    input wire load_n,
    input wire enable,
    output reg[7:0] q,
    output reg carry_out
);

reg[7:0] count_reg;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        count_reg <= 8'b0;
        carry_out <= 1'b0;
    end
    else begin
        if (load_n == 1'b0) begin
            count_reg <= q;
        end
        else if (enable == 1'b1) begin
            count_reg <= count_reg + 8'b1;
            if (count_reg == 8'hFF) begin
                carry_out <= 1'b1;
            end
            else begin
                carry_out <= 1'b0;
            end
        end
    end
end

assign q = count_reg;

endmodule

以下是Testbench代码实现：

`timescale 1ns / 1ps

module sync_counter_tb;

reg clk;
reg rst_n;
reg load_n;
reg enable;
wire [7:0] q;
wire carry_out;

sync_counter dut(
    .clk(clk),
    .rst_n(rst_n),
    .load_n(load_n),
    .enable(enable),
    .q(q),
    .carry_out(carry_out)
);

initial begin
    clk = 0;
    rst_n = 0;
    load_n = 0;
    enable = 0;

    #10 rst_n = 1;
    #10 load_n = 1;

    #10 enable = 1;
    #100 enable = 0;
    #100 enable = 1;

    #100 $finish;
end

always #5 clk = ~clk;

endmodule

以下是ModelSim仿真波形：


在波形中，可以看到计数器从0开始，每次使能计数状态时，计数器q会自加1，直到计数器达到最大值0xFF，此时进位输出carry_out会变为1。当load_n为0时，计数器会被预置为输入的值。当rst_n为0时，计数器会被复位为0。