用Verilog设计一个异步复位的100进制计数器

好的，以下是Verilog代码：

module counter(reset, clk, count);
    input reset;
    input clk;
    output reg [6:0] count;
    
    always @(posedge clk, posedge reset) begin
        if (reset) begin
            count <= 7'b0;
        end else begin
            if (count == 100) begin
                count <= 7'b0;
            end else begin
                count <= count + 1;
            end
        end
    end
endmodule

这个模块名为`counter`，有三个端口：`reset`是异步复位端口，`clk`是时钟输入端口，`count`是输出端口，表示当前计数器的值。

在`always`块中，我们检测`reset`信号是否高电平（1），如果是，则将`count`复位为0；如果不是，则在每个时钟上升沿时，如果`count`等于100，则将其重置为0；否则，将`count`加1。

这个计数器可以在任何时候通过将`reset`信号设为1来清除计数器，并在取消复位后重新开始计数。它可以计数从0到99，然后重新从0开始计数。