verilog设计100进制的具有异步复位功能的计数器

下面是一个简单的Verilog代码，实现了一个100进制的具有异步复位功能的计数器：

module counter(clk, reset, count_out);

parameter COUNT_MAX = 99;

input clk, reset;
output reg [6:0] count_out;

always @(posedge clk or negedge reset) begin
    if (~reset) begin
        count_out <= 0;
    end else begin
        if (count_out == COUNT_MAX) begin
            count_out <= 0;
        end else begin
            count_out <= count_out + 1;
        end
    end
end

endmodule

这个计数器的工作原理是在每个上升沿时增加计数器的值，当计数器达到最大值时，将计数器的值重置为0。如果复位信号（reset）为低电平，则计数器的值被强制重置为0。计数器的值被存储在一个7位的寄存器中，其中6位用于存储计数器值，最高位未使用。