用verilog设计一个完整的异步复位的 100 进制计数器，并给出测试程序

好的，以下是一个带有异步复位的 100 进制计数器和时钟的 Verilog 设计，同时也包含了测试程序：

module counter(
    input clk,
    input rst,
    output reg [6:0] count
);

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        count <= 0;
    end else if (count == 99) begin
        count <= 0;
    end else begin
        count <= count + 1;
    end
end

endmodule

module clock_generator(
    output reg clk
);

reg [23:0] counter;
parameter CLOCK_PERIOD = 10;

always @(posedge $global_clock) begin
    counter <= counter + 1;
end

always @(posedge $global_clock) begin
    if (counter == (CLOCK_PERIOD-1)) begin
        clk <= ~clk;
        counter <= 0;
    end
end

endmodule

module test_counter;
    reg clk;
    reg rst;
    wire [6:0] count;

    clock_generator clock_gen(
        .clk(clk)
    );

    counter dut(
        .clk(clk),
        .rst(rst),
        .count(count)
    );

    initial begin
        $global_clock_period = 5;
        rst = 0;
        #10 rst = 1;
        #50 rst = 0;
        #100 $finish;
    end

endmodule

这个测试程序使用了一个时钟信号 `clk`、一个异步复位信号 `rst` 和一个 7 位的计数器 `count`。测试程序中，首先使用 `clock_generator` 模块生成一个时钟信号 `clk`。然后，将 `rst` 信号初始化为 0。接着，将 `rst` 信号设置为 1，等待一段时间后再设置为 0，以触发计数器的复位。最后，等待一段时间后结束测试。

在 `always` 块中，通过每隔一个时钟周期计数一次，并在计数到指定值时翻转一次 `clk` 信号来生成时钟信号。同时，使用 `counter` 模块实例化一个计数器，将 `clk`、`rst` 和 `count` 信号连接到计数器模块的对应端口上。

您可以使用 Verilog 编译器来编译并运行这个测试程序，以验证计数器和时钟的功能是否正确。