用 Verilog 设计一个8位二进制加法计数器，带异步复位端口，

在Verilog中设计一个8位二进制加法计数器，需要使用`reg`类型变量来存储计数状态，并结合`always @(posedge clk or negedge reset)`组合逻辑来处理时钟上升沿触发以及异步复位信号。以下是简单的代码描述：

module binary_counter(
    input wire clk,       // 时钟输入
    input wire reset,     // 异步复位输入
    output reg [7:0] count  // 8位计数输出
);

// 初始化计数器到0
always @(posedge clk or posedge reset) begin
    if (reset)      // 当复位信号高电平时清零计数器
        count <= 0;
    else if (posedge clk)  // 非复位状态下，每时钟周期加1
        count <= count + 1'b1;  // 'b1表示向量1，相当于count++
end

endmodule

在这个模块中，`clk`是时钟输入，当它上升沿到来时，计数器会递增；`reset`是复位输入，如果为高，计数器会被重置为0。`count`是一个8位宽的寄存器，存储当前的计数值。