verilog设计100进制异步复位计数器及测试程序

以下是一个简单的 Verilog 设计，实现了一个 100 进制的异步复位计数器，并带有相应的测试程序。

module counter (
  input clk, rst,
  output reg [6:0] cnt
);

always @(posedge clk or negedge rst) begin
  if (!rst) begin
    cnt <= 7'b0;
  end else begin
    if (cnt == 100) begin
      cnt <= 7'b0;
    end else begin
      cnt <= cnt + 1;
    end
  end
end

endmodule

module counter_test;

reg clk, rst;
wire [6:0] cnt;

counter dut (
  .clk(clk), .rst(rst),
  .cnt(cnt)
);

initial begin
  clk = 0;
  forever #5 clk = ~clk;
end

initial begin
  rst = 1;
  #25 rst = 0;
end

always @(posedge clk) begin
  $display("cnt = %d", cnt);
end

endmodule

在上述代码中，`counter` 模块定义了一个异步复位的计数器，使用了 `reg [6:0] cnt` 来存储计数器的值，同时使用了 `always` 块来控制计数器的递增和复位操作。在递增时，如果计数器的值达到了 100，则将其重置为 0。在复位信号 `rst` 为低电平时，计数器的值被重置为 0。

`counter_test` 模块则是用于测试上述计数器模块的测试程序。它首先定义了一个时钟信号 `clk`，并使用 `forever` 循环来生成一个 5ns 周期的时钟信号。同时，它还定义了一个复位信号 `rst`，并在时钟的第 25 个上升沿时将其置为低电平，进行一次复位操作。

最后，它使用 `always` 块来监听计数器的值，并使用 `$display` 函数将其输出到控制台上，以便进行测试和调试。

请注意，上述代码中的计数器模块和测试程序仅供参考。实际上，您可能需要进行更复杂的设计和测试来满足您的需求。