四位二进制异步加法计数器Verilog代码

以下是一个四位二进制异步加法计数器的 Verilog 代码：

module async_add_counter(input clk, reset, input inc, output [3:0] count);
  reg [3:0] count_reg;

  always @(posedge clk or negedge reset) begin
    if (!reset) begin
      count_reg <= 4'b0000;
    end
    else if (inc) begin
      count_reg <= count_reg + 1;
    end
  end

  assign count = count_reg;
endmodule

在该代码中，`clk` 是时钟输入，`reset` 是异步复位输入，`inc` 是加一输入，`count` 是四位二进制计数器的输出。计数器每次收到 `inc` 信号时，都会将计数器值加一。如果收到 `reset` 信号，则计数器将被复位为 0。

相关问题

三位同步二进制加法计数器verilog代码

在Verilog语言中，三位同步二进制加法计数器（如74LS161）通常是一个异步置零、同步清零并行输入的环形计数器。以下是简单的基本示例代码：

module three_bit_counter (
    input wire clk,       // 时钟信号
    input wire reset,     // 外部复位信号
    input [1:0] data_in, // 输入数据（两个并行的二进制位）
    output reg [2:0] count // 输出当前计数值
);

// 定义计数器状态机
always @(posedge clk) begin
    if (reset == 1) begin
        count <= 0;  // 当reset为高电平时，计数器归零
    else if (count < 3'd7) begin  // 限制计数值范围，最大值为3（二进制表示为00111）
        count <= count + data_in;   // 同步加一操作
    end
end

endmodule

在这个代码里：
- `clk` 是时钟输入，用于触发计数过程。
- `reset` 是外部复位信号，当其为高时，计数器会被重置到初始状态000。
- `data_in` 是并行输入的数据，可以同时改变两个最右边的计数位。
- `count` 是一个3位寄存器，存储了当前的计数值。

异步十进制BCD加法计数器verilog

下面是一个异步十进制BCD加法计数器的Verilog代码示例：

module async_bcd_counter(input clk, rst, input inc, output reg [3:0] count);

always @(posedge clk or negedge rst) begin
    if(!rst) begin
        count <= 4'b0000;
    end else if(inc) begin
        if(count == 4'b1001) begin
            count <= 4'b0000;
        end else if(count == 4'b1000) begin
            count <= 4'b0001;
        end else if(count == 4'b1010) begin
            count <= 4'b0001;
        end else if(count == 4'b1011) begin
            count <= 4'b0010;
        end else if(count == 4'b1100) begin
            count <= 4'b0010;
        end else if(count == 4'b1101) begin
            count <= 4'b0011;
        end else if(count == 4'b1110) begin
            count <= 4'b0011;
        end else if(count == 4'b1111) begin
            count <= 4'b0000;
        end else begin
            count <= count + 1;
        end
    end
end

endmodule

该代码使用了一个异步复位和一个时钟，以及一个输入端口inc，用于控制计数器是否递增。计数器的当前值存储在输出端口count中，使用了4位二进制编码表示BCD码。

当inc为1时，计数器会递增。在递增过程中，如果计数器的当前值为9，则会回到0；如果当前值为8，则会变为1；如果当前值为10、11、12、13，则会变为1、2、3、0。如果计数器的当前值小于8，则会直接加1。

当rst为0时，计数器会被重置为0。