verilog60进制计数器

下面是一个简单的 Verilog 代码，实现一个 60 进制计数器。

module counter60 (
    input clk,
    input rst,
    output reg [5:0] count
);

always @(posedge clk, posedge rst) begin
    if (rst) begin
        count <= 6'd0;
    end else begin
        if (count == 60) begin
            count <= 6'd0;
        end else begin
            count <= count + 6'd1;
        end
    end
end

endmodule

在这个代码中，我们定义了一个模块 `counter60`，它有一个时钟信号 `clk` 和一个复位信号 `rst`，以及一个输出 `count`，它是一个 6 位的寄存器，用于存储当前计数值。

在 `always` 块中，我们使用了时钟信号和复位信号的两个上升沿触发器，以及一个简单的条件语句，来实现计数器的逻辑。如果复位信号为高电平，计数器会被重置为 0；否则，如果当前计数值等于 60，计数器会重新从 0 开始计数；否则，计数器会递增 1。

需要注意的是，我们使用了 6 位的寄存器来存储计数值，因为 60 的二进制表示是 111100，需要 6 位二进制数才能表示。