帮我写一个verilog testbench 模板

以下是一个基本的 Verilog testbench 模板，你可以根据自己的需要进行修改：

`timescale 1ns / 1ps  // 定义时间单位

module your_dut();  // 设计单元（DUT）的模块定义
// 输入输出端口声明
// ...
endmodule

module testbench();
// 时钟信号声明
reg clk;

// DUT 实例化
your_dut dut (
  // 输入输出端口连接
  // ...
);

initial begin
  // 初始化代码
  clk = 0;

  // 激活仿真
  #10;
  forever #5 clk = ~clk;  // 5ns 的时钟周期

end

// 测试代码
// ...

endmodule

在测试代码（testbench module）中，你需要编写测试向量和检查输出的代码。你可以使用 $display 和 $monitor 等 Verilog 内建函数来调试和输出仿真结果。