verilog testbench 模板

以下是一个简单的 Verilog Testbench 模板，可以用于验证设计的正确性：

`timescale 1ns / 1ps  // 定义时钟分辨率

module tb;           // Testbench 模块

  reg clk;           // 定义时钟信号
  reg [7:0] in_data; // 定义输入数据信号
  wire [7:0] out_data; // 定义输出数据信号

  // 设计实例化
  design_name dut (
    .clk(clk),
    .in_data(in_data),
    .out_data(out_data)
  );

  initial begin
    clk = 0;
    #5;           // 等待 5 个时钟周期
    in_data = 8'h00; // 输入数据
    #5;           // 等待 5 个时钟周期
    in_data = 8'hFF; // 输入数据
    #5;           // 等待 5 个时钟周期
    in_data = 8'hAA; // 输入数据
    #5;           // 等待 5 个时钟周期
    $finish;      // 结束仿真
  end

  // 时钟生成器
  always #5 clk = ~clk;

endmodule

这个模板包括了一个设计实例化、一个时钟信号、一个输入数据信号和一个输出数据信号。在 initial 块中，我们可以指定输入数据的值，并等待一段时间以确保输出数据稳定。时钟信号由一个 always 块控制，每个时钟周期为 5ns。最后，我们用 $finish 终止仿真。