采用数据流建模方式，如何实现 3 线-8 线译码器基本功能（可不含使能控制）？试写出 Verilog HDL 代码。

3 线-8 线译码器是一种将三位输入信号转换为八位输出信号的数字电路。下面是采用数据流建模方式实现 3 线-8 线译码器的 Verilog HDL 代码：

module decoder_3to8(
    input [2:0] input_bits,
    output reg [7:0] output_bits
);

always @(*) begin
    case(input_bits)
        3'b000: output_bits = 8'b00000001;
        3'b001: output_bits = 8'b00000010;
        3'b010: output_bits = 8'b00000100;
        3'b011: output_bits = 8'b00001000;
        3'b100: output_bits = 8'b00010000;
        3'b101: output_bits = 8'b00100000;
        3'b110: output_bits = 8'b01000000;
        3'b111: output_bits = 8'b10000000;
    endcase
end

endmodule

在上述代码中，`input_bits` 是三位输入信号，`output_bits` 是八位输出信号。`case` 语句根据不同的输入信号，将对应的输出位置为 1，其余位置为 0。由于使用了 `always @(*)`，因此输入信号变化时，输出信号会自动更新。